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Verilog RTL 面试题
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最近在亚马逊上买了本verilog面试题的书，在这里把题目总结一下。 
这是封面
RTL verilog 语法问题 1 解释阻塞赋值和非阻塞赋值的区别与用法 2 解释逻辑运算符与按位运算符的区别 3 写出与、或、非、与非、或非、异或、同或（异或非）的RTL语句（& | ^ ~） 4 单目运算符’&’ 、‘|’ 、‘^’的用法 5 移位运算符’’的用法 6 数据拼接‘{}’ 7 三种4:1MUX的代码（1 assign 2 if else 3 case） 8 上一问中的三种方法会综合出什么电路（前两种是译码器加有优先级的MUX，case只有一个MUX） 9 同步复位和异步复位的写法及各自的优缺点 10 对比Latch和FlipFlop
RTL 逻辑设计问题 1 边沿检测电路 2 脉冲检测电路 3 序列检测器（比如10110） 4 检测之前的8个信号里有没有序列10110（用8bit移位寄存器） 5 根据波形写代码（涉及三分频） 6 去抖动电路 7 格雷码计数器 8 同步fifo 9 序列模三（整除3）检测器 10 产生斐波那契数列（0,1,1,2,3,5,8,13…） 11 从一系列的二进制数值中找到最大的和第二大的（要求尽可能快，不重视电路面积） 12 设计一个电路来产生3个单bit脉冲信号（时，分，秒），假设输入是每毫秒一个脉冲的同步信号 13 设计一个时序电路，输出信号和输入信号拥有相同的周期，不同的占空比 14 画出数字5-Tap的FIR滤波器电路结构（学习FIR，IIR）
时钟分频、时钟门控、复位问题 1 写出时钟2分频的verilog代码 2 写出时钟3分频的verilog代码 3 写出时钟N分频的verilog代码 4 设计clock gating电路 5 如过没有时钟，如何检测输入信号的上升沿（考虑同步问题） 6 异步复位、同步释放电路
跨时钟域问题 1 什么是亚稳态 2 同步一个从慢时钟域到快时钟域的信号（两级触发器） 3 同步一个从快时钟域到慢时钟域的信号 4 如何同步多bit信号（多bit信号的跨时钟域问题） 5 格雷码为什么被用于数据同步
功耗相关设计问题 1 描述两种主要的电路功耗 2 在RTL设计中怎么减小静态功耗 3 什么是动态功耗 4 描述一些低功耗RTL代码技术
数字逻辑问题 1什么是建立时间和保持时间 2 venn图和boolean逻辑 3 数字逻辑门的晶体管级表示 4 画出CMOS的截面图 5 有限状态机、卡诺图和格雷码 6 半加器和全加器 7 使用2:1 MUX设计数字逻辑门 8 用XOR实现可控反向器 9 用与非门实现反相器、与门、或门和异或门 10 用2:1MUX和反相器实现4:1MUX 11 频率、周期和传播延迟（求可工作的最大频率） 12 数制转换
空白页 这个作者留了好几页空白，意思是想让读者自己记录下面试时遇到的问题，（绝了。。。用这种方法凑页数） 顺带一提国外的书真的贵 |
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